5 - 时序逻辑代码设计与仿真

2024-01-08 19:39:04

5 - 时序逻辑代码设计与仿真

秒计数器（0-9 循环计数）

把系统时钟进行分频，得到秒脉冲，对秒脉冲进行计数。

con_t 是秒脉冲分频计数器，需要对 24M 来计数，至少需要 25 位。

s_pulse 是秒脉冲尖，con_t 为 0 时为1，1 秒有 24M 个脉冲，但只有 1 个脉冲时 s_pulse=1。

s_num 是秒计数器，看到 s_pulse 为 1 时计数。

//2021.11.19 lyw
//Second counter 0-9 cycles

`timescale 1ns/10ps
module s_counter (
                clk,
                res,
                s_num
);
input           clk;
input           res;
output[3:0]     s_num;

parameter       frequency_clk = 24; //24MHz
reg[24:0]       con_t;  //Second pulse frequency division counter
reg             s_pulse;    //Second pulse tip
reg[3:0]        s_num;

always @(posedge clk or negedge res) begin
    if(~res) begin
        con_t<=0;
        s_pulse<=0;
        s_num<=0;
    end
    else begin
        //without 'if' con_t will be 0 until overflow rather than 24M
        if (con_t == frequency_clk*1000000-1) begin
            con_t<=0;
        end
        else begin
            con_t<=con_t+1;
        end

    if (con_t==0) begin
        s_pulse<=1;
    end
    else begin
        s_pulse<=0;
    end

    if (s_pulse) begin
        if (s_num==9) begin
            s_num<=0;
        end
        else begin
            s_num<=s_num+1;
        end     
    end
    end
end
    
endmodule

//----testbench of s_counter----
module s_counter_tb;
reg             clk;
reg             res;
wire[3:0]       s_num;

s_counter s_counter (
                .clk(clk),
                .res(res),
                .s_num(s_num)
);

initial begin
            clk<=0;
            res<=0;
    #17     res<=1;
    #1000   $stop;
end

always #5   clk=~clk;
    

endmodule

PS：所有的 if…else 都必须写在 always 里面否则会编译报错。

仿真波形