第5章 半导体存储电路
一、概述
组合逻辑电路:无记忆
时序逻辑电路:有记忆—存储电路
1.触发器
1.1 概念
能够存储1位二值信号的基本单元电路
是时序逻辑电路的基本单元
1.2.电路构成
由门电路和反馈线构成
1.3.特点
有两个稳定的状态:1状态和0状态
在触发信号的作用下，根据不同的输入信号可以置成1或0状态
2.触发器的现态和次态
现态:Q 原状态
次态:Q* 新状态
3.触发器逻辑功能描述方法
特性表(功能表):含有状态变量的真值表，特性方程，状态图，波形图
二、SR（Set-Reset Latch）锁存器
1.电路结构
S
D
′
S_D'
SD′：置位端，置1输入端
R
D
′
R_D'
RD′：复位端，置0输入端
Q=1 Q’=0，1状态，置位状态
Q=0 Q’=1，0状态，复位状态
2.工作原理
与非门组成的基本SR触发器的特性表
| S D ′ S_D' SD′ | R D ′ R_D' RD′ | Q | Q* | 功能 |
|---|---|---|---|---|
| 1 | 1 | 0 1 |
Q | 保持 |
| 0 | 1 | 0 1 |
1 | 置1 |
| 1 | 0 | 0 1 |
0 | 置0 |
| 0 | 0 | 0 1 |
1* | 不定 |
例 对于如图所示的门控SR锁存器,若输入E、S、R的波形如图所示,画出输出端Q对应的波形。设锁存器的初始状态为Q=1。
电路的初始状态:Q=1。
当E=0时
S’=R’=1 ,锁存器状态不变
当E=1时
R和S端的信号可以送入基本SR锁存器,电路状态可能会发生变化
三、触发器
1.电平触发的触发器
状态改变发生在高电平期间
2.脉冲触发的触发器
状态改变发生在上升沿
3.边沿触发的触发器
状态改变发生在下降沿
4.按逻辑结构划分
4.1 SR触发器
Q*=S+R’Q
SR=0
4.2 D触发器
Q*=D
例 上升沿触发和下降沿触发的D触发器逻辑符号及时钟信号CP和D的波形如图所示。分别画出Q_1和Q_2端波形。设触发器的初始状态为0
第一个对下降沿敏感，第二个对上升沿敏感
例 如图所示电路中,触发器的初态均为0，画出在时钟脉冲CP作用下,电路输出端Q_0，Q_1的电压波形，说明Q_0，Q_1信号频率与CP信号频率之间的关系
触发器Q_0直接受时钟CP上升沿的控制
4.3 JK触发器
Q*=JQ’+K’Q
例 设上升沿触发JK触发器的初始状态为0, CP和J,K信号如图所示,试画出其Q端的波形
在时钟上升沿到来时
当J≠K时,输人端J=1将触发器置位为1，输人端K=1将触发器复位为0
当J=K=1时,输出状态发生翻转
当J=K=0时,JK触发器状态保持不变
例 由边沿JK触发器组成的两相脉冲源电路如图所示,画出图中 Q 0 , Q 0 ′ , Q 1 , Q 1 ′ , y 1 , y 2 Q_0,Q_0',Q_1,Q_1',y_1,y_2 Q0,Q0′,Q1,Q1′,y1,y2的电压波形，并说明y1和y2的时间关系
y
1
=
Q
1
y_{1}=Q_{1}
y1=Q1
y
2
=
Q
0
Q
1
+
Q
ˉ
0
Q
ˉ
1
=
Q
0
⊙
Q
1
y_{2}=Q_{0} Q_{1}+\bar{Q}_{0} \bar{Q}_{1}=Q_{0} \odot Q_{1}
y2=Q0Q1+Qˉ0Qˉ1=Q0⊙Q1
y_1超前y_2一个CP周期
4.4 T触发器
Q*=TQ’+T’Q