（十三）【数电】（半导体存储电路）同步（电平）触发器|边沿触发的触发器

2023-12-22 08:44:34

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B 同步（电平）触发器
C 边沿触发的触发器

B 同步（电平）触发器

同步（电平）触发器概念
在数字系统中，为协调各部分的动作，常要求某些触发器于同一时刻动作。为此，必须引入 同步信号，使这些触发器只有在同步信号到达时才按输入信号改变状态。通常把这个同步信号叫做时钟脉冲，或称为时钟信号，简称时钟，用 CP（Clock Pulse）表示。
同步触发器又称为“钟控触发器”，即时钟控制的电平触发器。

B.a 同步 RS触发器

电路结构及工作原理
高电平有效

从同步RS-FF的特性表可知，只有CP=1 时，FF输出端的状态才会受输入信号的控制，而且在CP=1时的特性表与基本RS-FF的特性表相同。输入信号同样需要遵守S•R=0的约束条件。且由表可得同步RS-FF的特性方程和控制输入端的约束条件如下：

在使用同步RS-FF时，有时还需要在CP信号到来之前将触发器预先置成指定的状态，为此在实用的同步RS-FF电路上往往还设有专门的异步置位输入端和异步复位输入端。其逻辑图和图形符号如下所示:

R,S都为1时，Q与Q’被置1，之后的状态未知。

动作特点
同步RS-FF的动作特点：在CP=1的全部时间里S和R 的变化都将引起FF输出端状态的变化。由此可知，若在 CP=1的期间内输入信号发生多次变化，则FF的状态也会发生多次翻转，这就降低了电路的抗干扰能力。

B.b 同步 D触发器

CP=1时，D是什么Q就是什么。

为了从根本上避免同步RS触发器R、S同时为1的情况 出现，可以在R和S之间接一非门，使得S•R=0成立。（双输入改为单输入）
这种单输入的FF叫做同步D触发器（又称D锁存器），其逻辑符号如下所示：

电路结构及工作原理

动作特点
同步D-FF的逻辑功能是： CP到来时（CP=1），将输入数据D存入触发器，CP过后（CP=0），触发器保存该数据不变，直到下一个CP到来时，才将新的数据存入触发器而改变原存数据。正常工作时要求CP=1期间D端数据保持不变。

当D在CP为1时多次变化，输出也会发生多次变化，着这种现象称为空翻现象。

B.c 同步 JK触发器

同步JK-FF既保留了RS-FF的双输入，又解决了同步 RS-FF输入控制端S=R=1时触发器的新状态不确定的问题。JK-FF的J端相当于置“1”（S）端，K端相当于置“0” （R）端。其逻辑符号如下：

在同步RS基础上加入两条红色反馈线

JK都为1时，要求 T C P H < 3 t p d TCP_H<3 tpd TCPH<3tpd，否则会不停的翻转
紫色为另一个初态。

动作特点
同步JK-FF的特性方程为：

当J=K=1时， Q n + 1 = Q n ′ Q^{n+1}=Q^{n'} Qn+1=Qn′，触发器处于翻转 状态，其余情况同同步RS-FF一样。
正常工作时要求CP=1期间J、K端数据保持不变。

B.d 同步 T和T’触发器

将JK-FF的J端和K端连在一起，即得到T触发器，其逻辑图和特性表如下所示：

由同步T-FF的特性表或将J=K=T代入JK-FF的特性方程可得同步T-FF的特性方程为：

若将T输入端恒接高电平，则成为T’触发器。

B.e 同步（电平）触发器特点总结

同步触发器的触发方式：
上述几种功能的同步触发器均属于电平触发方式。电平触发方式有高电平触发和低电平触发两种。
同步触发器的空翻：
在同步触发器CP为高电平期间，输入信号发生多次变化，触发器也会发生相应的多次翻转，如下图所示

由于空翻问题，同步触发器只能用于数据的锁存，而不能实现计数、移位、存储等功能。为了克服空翻，又产生了无空翻的主从触发器和边沿触发器等新的触发器结构形式。

C 边沿触发的触发器

由于JK触发器存在一次变化问题，所以抗干扰能力差。为了提高触发器工作的可靠性，希望触发器的次态（新态）仅决定于CLK的下降沿（或上升沿）到达时刻的输入信号的状态，与CLK的其它时刻的信号无关。这样出现了各种边沿触发器。
现在有利用CMOS传输门的边沿触发器、维持阻塞触发器、利用门电路传输延迟时间的边沿触发器以及利用二极管进行电平配置的边沿触发器等等几种。

两种边沿触发器
1 用两个电平触发的D触发器组成的边沿触发器
电路如图所示，其中FF1和FF2都是电平触发的D触发器，它们之间也是通过时钟相连。