加入定制的乘法IP核，必须在sources右键，用Add Directories加入才完整
加入文件夹后如下图：
测试代码与主程序模块连接端口初学者容易出现错误
输入端口：从模块内部来讲，输入端口必须为线网数据类型，从模块外部来看，输入端口可以连接到线网或者reg数据类型的变量。
输出端口：从模块内部来讲，输出端口可以是线网或者reg数据类型，从模块外部来看，输出必须连接到线网类型的变量，而不能连接到reg类型的变量。
(125条消息) [初学Verilog笔记]模块输入输出_qq_34670678的博客-CSDN博客 https://blog.csdn.net/qq_34670678/article/details/106432116
我的错误是某一个英文的“:”不小心写成了中文的“：”
(125条消息) Modelsim中出现Syntax error, unexpected non-printable character错误_天津大学–神经网络方向–在读研究生的博客-CSDN博客 https://blog.csdn.net/weixin_43257368/article/details/90717109
观察下面的仿真的顶层模块与测试模块是否正确
以下部分参考赛灵思IP除法器官方文档《pg151-div-gen》
除法器 IP LutMult
鼠标左键是Run
鼠标右键是Reset
latency = 8，实际为7
latency = 1
从功能仿真上看到正确输出
综合后仿真也基本一样
选latency=4
右键所选的div_gen_900_synth_1, 选sythesis Run Properties, 再选 report
选latency=4 得出下面的资源利用情况
或者
report_utilization -hierarchical
report_utilization -name div_gen_900_1