数字逻辑基础与Verilog设计——实验过程记录2024-02-20 11:55:46第三 ，四次实验过程记录： 译码器的门级建模 打开quartus II20.1版本选择Verilog HDL File新建文件 2.打上编译代码 3，运行 4，与Modelsim联合 运行结果 上一篇：verilog语法（二）模块下一篇：线性寄存器的仿真图观察计数序列