一.打开quartusII，建立一个工程（注意，此文件名字一定要与module的名称一样），并且建立一个verilog文件来装载代码。如图所示：

二.输入书上的verilog代码，保存并且运行，若是有错误就直接改正，没有错误就可以继续下一步，如下图：


三.与modulesim进行关联并且运行，如下图：


四.得到仿真图，然后就直接观察仿真图，如下图

这就是使用组赛赋值之后仿真出来的线性反馈寄存器的仿真图，并且可以从中看到计数序列。
仿真代码如下：
module lfsr(R,L,Clock,Q);
input [0:2]R;
input L,Clock;
output reg [0:2]Q;

always @(posedge Clock)
    if(L)
	    Q<=R;
	 else
	 begin
	  Q[0]=Q[2];
	  Q[1]=Q[0]^Q[2];
	  Q[2]=Q[1];
	 end
	 
endmodule 

五.视频链接：
https://www.bilibili.com/video/BV1dK4y1u7Ji?share_source=copy_web
over~