Verilog HDL-IP核开发(一)

1.IP核的基本概念

        IP(Intellectual Property)即知识产权。在半导体产业将IP核定义为“用于ASIC或FPGA中的预先设计好的电路功能模块”。简而言之,IP即电路功能模块。

       在数字电路中,将常用的且比较复杂的功能模块设计成参数可修改的模块,方便用户直接调用。

2.IP核的分类

   HDL语言形式---软核;网表形式---固核;版图形式---硬核;

       

上一篇:verilog高扇出及解决办法


下一篇:Verilog设计技巧实例及实现