时钟树综合专题（Clock Tree Synthesis)
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吾爱 IC 社区
最近小编知识星球上有小伙伴们提问，提到一个大部分同学都比较感兴趣的话题。今天小编简要做个分享，希望对大家有所帮助。如果觉得有用，请分享给你的朋友，或许你的分享可以帮助到有需要的人。
如何 Trace 时钟结构?
我们都知道想要做好时钟树综合，需要事先了解设计的时钟结构，然后才能有时钟树综合的策略，最后写工具认识的约束来 guide 工具做好时钟树。
手把手教你如何在 Innovus 中分析 clock tree 质量
如何在 Innovus 中做好 Clock Tree Synthesis?
那么当你拿到一个 design，你应该如何入手呢？
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可以从 RTL 来 trace，一般都会有个 clock gen 的 module，直接看这部分即可。
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可以利用 DC 或 verdi trace 时钟结构。
了解清楚设计的时钟结构后就可以画出整个设计的时钟结构图，这幅图一定要深深刻在脑海里。一方面是它可以帮你理清各种时钟的走向，另外一方面可以高效协助你 debug 时钟树质量。
有了时钟结构图后，就可以开始编写时钟约束文件。这个文件主要包含以下内容：
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create_clock
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create_generated_clock
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set_disable_timing_arc
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set_case_analysis
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set_clock_sense
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floating pin （ignore pin，exclude pin，non_stop pin，stop pin 等)
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inter-clock balance
具体命令其实大家不用去背，关键是要搞清楚这些概念，比如每个命令的作用是什么？什么时候用 ignore pin？为何要设置 clock sense？
那到底是要定义 create_clock 还是 create_generated_clock？它取决于你的 timing 需要。如果分频点要与后面的 reg 进行交互，那么 generated clock 更为恰当。默认情况 generated clock 会和 master clock 做 balance。
更多关于时钟树约束文件的编写，可以查阅吾爱 IC 社区以往分享的文章。
想成为数字 IC 时钟树综合（clock tree synthesis）专家，建议好好看看这个！
对于使用 hierarchical flow 的同步设计，做 top tree 时需要考虑子模块内部的 tree。另外，对于高频时钟需要格外注意主干时钟路径上的 crosstalk，通常需要做shielding处理来最大限度减少其对 timing 的影响。
数字 IC 设计实现之 hierarchical flow 系列（一）
数字 IC 设计实现 hierarchical flow 系列（二）
【思考题】 对 clock 做 shielding 处理，有何利弊？
时钟树综合默认是从时钟树是从root 开始长，比如这位星友所说的 clock port 开始直至该 clock domain 下的 sink。但很多时候由于时钟结构上有很多的 mux，即各种时钟切来切去，工具默认做 tree 可能会把整体的 tree 做的比较长。
为了让工具做出更好的时钟树质量，往往会采用分段长 tree 的方法来做，即在 mux 的输出端定义时钟，而 mux 的输入端设 floating 或 ignore pin。
但记住 cts 阶段是不负责做propgated的，这个工作是后续 timing 优化时要做的。因此，如果 CTS 阶段将两个原本是同步的分支通过 create_clock 来做 tree，那 post-cts 后可能会出现比较大的 timing violation。
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基于 ARM CPU 的后端实现流程
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利用 ICC 中 CCD（Concurrent Clock Data）实现高性能模块的设计实现
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基于 ARM 四核 CPU 数字后端 Hierarchical Flow 实现教程
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时钟树结构分析
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低功耗设计实现
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定期将项目中碰到的问题以案例的形式做技术分享
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基于 90nm 项目案例实现教程（ICC 和 Innovus 配套教程）
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