学习目标 

• 了解placement optimization效果
• 了解常见的placement optimization技术
• 可以在guidance指导下执行placement optimization

学习内容 

• Placement Optimization Effects 
• Placement Optimization Techniques 

Placement Optimization Effects 

Placement optimization 可以做什么：

• timing optimization
• fix logic DRC violations 
• power optimization
• area optimization
• routability optimization

placement optimizition 技术 

Power Optimization Techniques
Physical DFT Optimization
Enabling Global-Route-Based RC Estimation During Preroute Optimization
Enabling Global Route Based High-Fanout Synthesis
Performing Area Recovery in Regions of High Utilization to Help Legalization
Optimizing Integrated Clock-Gating Logic
Using Physical Guidance From the Design Compiler Tool
Multibit Banking
Create path groups 

Power optimization

 低功耗布局原理

该工具可以优化动态和静态（泄漏）功率。

功率优化技术包括：

• Low-Power Placement (reduces dynamic power)   
• Conventional Leakage-Power Optimization
• Total-Power Optimization
• Percentage Low-Threshold-Voltage Optimization (leakage-power optimization)

 低阈值电压优化百分比（泄漏功率优化）

在具有多个阈值电压单元的库中，

• 阈值电压越低，电池漏电流越大，但性能越好。
• 阈值电压越高，电池的泄漏电流越低，但性能越差。 

百分比低阈值电压优化尝试

• 通过限制使用低阈值电压电池，在功率和性能目标之间找到平衡。

性能：LVT>SVT>HVT

泄漏：LVT>SVT>HVT

Physical DFT optimization 

使用物理信息对扫描链进行重新分区和重新排序

• 减少扫描链导线长度
• 最大限度地减少拥塞并提高可布线性

 

Enabling Global-Route-Based RC Estimation  During Preroute Optimization

 Global Route             VS              Virtual Route

若要改善与design flow的postroute阶段的相关性，可以启用基于 global route 的RC估算放置

该工具对所有网络使用全局布线，并用最合适的单位电阻值标识图层。然后将网络约束到最小层和最大层，以进行preroute RC估计。 

 Enabling Global Route Based High-Fanout  Synthesis

 当该工具执行high-fanout synthesis 和 electrical DRC violation fixing时，默认情况下，它使用virtual routes

Performing Area Recovery in Regions of High Utilization to Help Legalization

 对于由于高利用率区域而无法合法化的设计，您可以指定该工具在利用率高的区域执行区域恢复，这会略微降低计时QoR。

Optimizing Integrated Clock-Gating Logic

如果时钟门的启用引脚位于关键定时路径中，则place引擎可以优化集成时钟门单元。

在集成时钟选通单元优化过程中，工具执行时钟感知放置，工具将关键时钟选通单元及其扇形输出放置在更优化的位置。

• 建立一个临时时钟树，它使用时钟树来识别时间关键的时钟选通单元
• 如果时钟门的使能引脚位于关键时间路径中，则分割时钟选通单元

 

 

Performing Concurrent Clock and Data Optimization During Placement 

 利用此功能，该工具在place_opt命令的最终优化阶段执行优化时使用有用的倾斜技术，这可以减少设计的总负slack和泄漏功率

 Using Physical Guidance From the Design Compiler Tool

 在执行放置和优化时，可以使用Design Compiler graphic工具中的Synopsys物理指导信息作为起点。

使用Design Compiler图形化放置提供了以下好处:

• 减少放置步骤的运行时间
• 实现了设计编译器图形化和IC编译器II工具之间更好的关联

Performing Multibit Banking 

PR工具可以将单位寄存器或更小的多位寄存器组合起来，并用等效的更大的多位寄存器替换它们。

该工具仅在单元格具有相同的时间限制时才合并它们，并将时间限制复制到生成的多位单元格。

Splitting Multibit Banks 

 为了改善 local congestion or path slack，可以使用split_multibit命令将一个多比特库分割成更小的多比特库或单比特单元。缺省情况下，该命令在计时路径上以负松弛分割所有多比特单元格。

 Create path groups

在时序优化过程中，工具首先优化关键路径，然后再优化不太关键的时间路径。  

如果工具不能找到最坏的计时路径的优化解决方案，它将报告时序违规和停止，较不关键的时序路径将得不到优化。

采用路径组控制时序优化范围和目标。

常规路径组包括:

• input path groups
• output path groups
• reg2reg path groups

优先路径组

默认情况下，所有路径组具有相同的优先级(weight=1) 

将(weight> 1应用到时钟组允许以“less importtant”的I/O路径为代价改善reg-to-reg路径的延迟