转自：https://blog.csdn.net/ivy_reny/article/details/56274412

一、AMBA概述
    AMBA (Advanced Microcontroller Bus Architecture) 高级处理器总线架构

AHB (Advanced High-performance Bus) 高级高性能总线

ASB (Advanced System Bus) 高级系统总线

APB (Advanced Peripheral Bus) 高级外围总线

AXI (Advanced eXtensible Interface) 高级可拓展接口

这些内容加起来就定义出一套为了高性能SoC而设计的片上通信的标准。

AHB主要是针对高效率、高频宽及快速系统模块所设计的总线，它可以连接如微处理器、芯片上或芯片外的内存模块和DMA等高效率模块。

APB主要用在低速且低功率的外围，可针对外围设备作功率消耗及复杂接口的最佳化。APB在AHB和低带宽的外围设备之间提供了通信的桥梁，所以APB是AHB或ASB的二级拓展总线。

AXI：高速度、高带宽，管道化互联，单向通道，只需要首地址，读写并行，支持乱序，支持非对齐操作，有效支持初始延迟较高的外设，连线非常多。

几种AMBA总线的性能对比分析

总线 AXI AHB APB
总线宽度 8, 16, 32, 64, 128, 256, 512, 1024 32, 64, 128, 256 8, 16, 32
地址宽度 32 32 32
通道特性 读写地址通道、读写数据通道均独立 读写地址通道共用读写数据通道 读写地址通道共用读写数据通道
不支持读写并行操作
体系结构 多主/从设备
仲裁机制 多主/从设备
仲裁机制 单主设备（桥）/多从设备
无仲裁
数据协议 支持流水/分裂传输
支持猝发传输
支持乱序访问
字节/半字/字
大小端对齐
非对齐操作 支持流水/分裂传输
支持猝发传输
支持乱序访问
字节/半字/字
大小端对齐
不支持非对齐操作 一次读/写传输占两个时钟周期
不支持突发传输
传输方式 支持读写并行操作 不支持读写并行操作 不支持读写并行操作
时序 同步 同步 同步
互联 多路 多路 无定义

二、AHB总线
AHB的组成
Master：能够发起读写操作，提供地址和控制信号，同一时间只有1个Master会被激活。

Slave：在给定的地址范围内对读写操作作响应，并对Master返回成功、失败或者等待等状态。

Arbiter：负责保证总线上一次只有1个Master在工作。仲裁协议是规定的，但是仲裁算法可以根据应用决定。

Decoder：负责对地址进行解码，并提供片选信号到各Slave。

每个AHB都需要1个仲裁器和1个*解码器。

AHB基本信号
HADDR：32位系统地址总线

HTRANS：M指示传输状态，NONSEQ、SEQ、IDLE、BUSY

HWRITE：传输方向1-写，0-读

HSIZE：传输单位

HBURST：传输的burst类型

HWDATA：写数据总线，从M写到S

HREADY：S应答M是否读写操作传输完成，1-传输完成，0-需延长传输周期。需要注意的是HREADY作为总线上的信号，它是M和S的输入；同时每个S需要输出自HREADY。所以对于S会有两个HREADY信号，一个来自总线的输入，一个自己给到多路器的输出。

HRESP：S应答当前传输状态，OKAY、ERROR、RETRY、SPLIT。

HRDATA：读数据总线，从S读到M。

AHB基本传输
两个阶段

地址周期（AP），只有一个cycle

数据周期（DP），由HREADY信号决定需要几个cycle

流水线传送

先是地址周期，然后是数据周期

AHB突发传输与AXI突发传输的特点
    AHB协议需要一次突发传输的所有地址，地址与数据锁定对应关系，后一次突发传输必须在前次传输完成才能进行。

AXI只需要一次突发的首地址，可以连续发送多个突发传输首地址而无需等待前次突发传输完成，并且多个数据可以交错传递，此特征大大提高了总线的利用率。

AHB总线与AXI总线均适用于高性能、高带宽的SoC系统，但AXI具有更好的灵活性，而且能够读写通道并行发送，互不影响；更重要的是，AXI总线支持乱序传输，能够有效地利用总线的带宽，平衡内部系统。因此SoC系统中，均以AXI总线为主总线，通过桥连接AHB总线与APB总线，这样能够增加SoC系统的灵活性，更加合理地把不同特征IP分配到总线上。

三、APB总线
    主要应用在低带宽的外设上，如UART、 I2C，它的架构不像AHB总线是多主设备的架构，APB总线的唯一主设备是APB桥（与AXI或APB相连），因此不需要仲裁一些Request/grant信号。APB的协议也十分简单，甚至不是流水的操作，固定两个时钟周期完成一次读或写的操作。其特性包括：两个时钟周期传输，无需等待周期和回应信号，控制逻辑简单，只有四个控制信号。APB上的传输可用如图所示的状态图来说明。

1、系统初始化为IDLE状态，此时没有传输操作，也没有选中任何从模块。

2、当有传输要进行时，PSELx=1,，PENABLE=0，系统进入SETUP状态，并只会在SETUP状态停留一个周期。当PCLK的下一个上升沿到来时，系统进入ENABLE状态。

3、系统进入ENABLE状态时，维持之前在SETUP状态的PADDR、PSEL、PWRITE不变，并将PENABLE置为1。传输也只会在ENABLE状态维持一个周期，在经过SETUP与ENABLE状态之后就已完成。之后如果没有传输要进行，就进入IDLE状态等待；如果有连续的传输，则进入SETUP状态。

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作者：ivy_reny
来源：CSDN
原文：https://blog.csdn.net/ivy_reny/article/details/56274412
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