1.强烈建议用同步设计
2.在设计时总是记住时序问题
3.在一个设计开始就要考虑到地电平或高电平复位、同步或异步复位、上升沿或下降沿触发等问题，在所有模块中都要遵守它
4.在不同的情况下用if和case，最好少用if的多层嵌套（1层或2层比较合适，当在3层以上时，最好修改写法，因为这样不仅可以reduce area，而且可以获得好的timing）
5.在锁存一个信号或总线时要小心，对于整个design，尽量避免使用latch，因为在DFT时很难test。
6.确信所有的信号被复位，在DFT时，所有的FlipFlop都是controllable，
7.永远不要再写入之前读取任何内部存储器（如SRAM）
8.从一个时钟到另一个不同的时钟传输数据时用数据缓冲，他工作像一个双时钟FIFO（是异步的），可以用Async SRAM搭建Async FIFO。
9.在VHDL中二维数组可以使用，它是非常有用的。在VERILOG中他仅仅可以使用在测试模块中，不能被综合
10.遵守register-in register-out规则
11.像synopsys的DC的综合工具是非常稳定的，任何bugs都不会从综合工具中产生
12.确保FPGA版本与ASIC的版本尽可能的相似，特别是SRAM类型，若版本一致是最理想的，但是在工作中FPGA版本一般用FPGA自带的SRAM，ASIC版本一般用厂商提供的SRAM。
13.在嵌入式存储器中使用BIST
14.虚单元和一些修正电路是必需的
15.一些简单的测试电路也是需要的，经常在一个芯片中有许多测试模块
16.除非低功耗不要用门控时钟，强烈建议不要在design中使用gate clock
17.不要依靠脚本来保证设计。但是在脚本中的一些好的约束能够起到更好的性能（例如前向加法器）
18.如果时间充裕，通过时钟做一个多锁存器来取代用MUX
19.不要用内部tri-state, ASIC需要总线保持器来处理内部tri-state，如IO cell。
20.在top level中作pad insertion
21.选择pad时要小心（如上拉能力，施密特触发器，5伏耐压等），选择合适的IO cell
22.小心由时钟偏差引起的问题
23.不要试着产生半周期信号
24.如果有很多函数要修正，请一个一个地作，修正一个函数检查一个函数
25.在一个计算等式中排列每个信号的位数是一个好习惯，即使综合工具能做
26.不要使用HDL提供的除法器
27.削减不必要的时钟。它会在设计和布局中引起很多麻烦，大多数FPGA有1－4个专门的时钟通道