10G_Ethernet_02 10G Ethernet Subsystem 简介

目录

1 10G Ethernet MAC

2 10G Ethernet PHY

2.1 10GBASE-R

2.2 10GBASE-KR


10G_Ethernet_02  10G Ethernet Subsystem 简介

        10G 以太网子系统框图如图所示, 子系统(注: 10G Ethernet Subsystem 下文均称子系统)主要由 10Gbs 以太网 MAC、(PHY) 物理编码子层(PCS)物理和物理媒介适配层(PMA) 组成,从概念上与千兆、百兆以太网是一样的。
以太网 MAC : 10 Gigabit Ethernet MAC 提供 AXI4-Stream 接口完成用户侧以太网数据的收发; 提供 AXI4-Lite 接口完成 MDIO 管理接口的协议转换, 用户侧可通过AXI4-Lite 接口完成对 PHY 的配置, 总的来讲 MAC 对用户侧接口进行了标准化。
以太网 PHY : 10 Gigabit Ethernet PCS/PMA 符合 IEEE 标准 802.3-2012, 设计可用于 10GBASE-R(光模块接口)和 10GBASE-KR(背板连接)两种物理接口,同时满足冲突检测的载波多路访问(CSMA/CD)访问方法和物理规范。
以太网 MAC 和以太网 PHY 之间采用 XGMII 总线进行通信, 并且已经在子系统中封装好。除此之外该子系统还提供与 IEEE Std 1588-2008(也称为 IEEE1588v2)兼容的可选高精度时间戳功能, 适用于 10GBASE-R 标准。
在学习一个新的 IP 核时,总是先从顶层入手,了解 IP 的基本功能和结构,然后再步步深入, 至于深入程度的取决于应用的场景和设计需求。

1 10G Ethernet MAC

10G_Ethernet_02  10G Ethernet Subsystem 简介

                                 10G以太网MAC框图

        10G 以太网 MAC 框图如图, 该图更为详细的描述了子系统的内部组成结构,该图侧重描述了 MAC 内部的结构。

  • 传输引擎(Transmit Engine): 用于格式化和帧间隙;
  • 接收引擎(Receive Engine): 对帧进行解码并对其进行错误检查;
  • 流量控制(Flow Control): 802.3 传统模式或 802.1Qbb 优先级流量控制;
  • 协调子层(Reconciliation Sublayer): 将 MAC 连接到连接的 10GBASE-R /10GBASE-KR 内核(PHY);
  • 可选管理模块(Management Block): 提供 AXI4-Lite 接口用于配置、 访问内部寄存器等;

2 10G Ethernet PHY

      10G Ethernet PHY 支持两种物理连接方式, 分别是 10GBASE-R(光纤连接)和10GBASE-KR(背板连接);

2.1 10GBASE-R

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                                      10GBASE-R框图
10GBASE-R 的内部结构如上图所示, 对于 Zynq®-7000, UltraScale™, Virtex®-7和 Kintex®-7 器件,所示的所有 PCS 和管理模块均以逻辑方式实现,但部分变速箱和 SERDES 除外, 主要部件如下:

  • 发送路径: 包括 64b/66b 编码器(64b66bR Encode)、 加扰器(Scramble)、 变速箱(Gearbox);
  • 接收路径:包括 64b/66b 解码器(64b66bR Decode)、解扰器(Descramble)、同步块(Block Sync)、误码率监视器(BER Mon)、 弹性缓冲器(Elastic Decode);
  • 测试模式生成(Test Pattern Generate) 和测试模式检查(Test Pattern Check);
  • 光学器件的串接口(SERDES) ;
  • 带可选 MDIO 接口的控制的管理寄存器(PCS/PMA Register) ;


2.2 10GBASE-KR

10G_Ethernet_02  10G Ethernet Subsystem 简介

                                      BASE-KR框图

  •  发送路径:包括扰码器,64b / 66b编码器,FEC,AN和训练;
  • 接收路径:包括块同步,解扰器,解码器和BER(误码率)监视器,FEC,AN和训练;
  • 接收数据路径中的弹性缓冲器;
  • 测试模式生成和检查;
  • 背板连接器的串行接口;


 

 

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