1实验目标:
练习数字逻辑174页

2实验代码

module lfsr(R,L,Clock,Q);
input [0:2] R;
input L,Clock;
output reg [0:2]Q;

 always @(posedge Clock)
    if(L)
       Q<=R;
    else
    begin
        Q[0]=Q[2];
        Q[1]=Q[0]^Q[2];
        Q[2]=Q[1];
     end

endmodule

3实验截图

4实验视频链接 哔哩哔哩