组合逻辑电路设计入门 ——Verilog HDL语言

• 三人表决电路
• 多路选择器

三人表决电路

module JG3(ABC,X,Y);
	//input Port(s)
	input [2:0] ABC;
	//output Port(s)
	output X, Y;
	reg X, Y;
	//Additional Module Item(s)
	always@(ABC)
    // 请在下面添加代码，实现满足三人表决器真值表;
        /********** Begin *********/
case(ABC)
3'b000:{X,Y} = 2'b01;
3'b001:{X,Y} = 2'b00;
3'b010:{X,Y} = 2'b00;
3'b011:{X,Y} = 2'b00;
3'b100:{X,Y} = 2'b00;
3'b101:{X,Y} = 2'b10;
3'b110:{X,Y} = 2'b10;
3'b111:{X,Y} = 2'b10;
endcase
        /********** End *********/
	
endmodule

多路选择器

module mux21(a,b,s,y);
	input a,b,s;
	output y;
	reg y;
	always @(a,b,s)
    // 请在下面添加代码，实现当选择信号S为0时选中a，为1时选中b;
        /********** Begin *********/
        begin
if(s == 1'b0) y = a;
if(s == 1'b1) y = b;
        /********** End *********/
	end
endmodule