标识符用于定义常数、变量、信号、端口、子模块或参数名称。 Verilog 语言是区分大小写的，也就是说同一个名称，用大写和用小写就代表了两个不同的符号，这一点与VHDL 不同，因此书写的时候要格外注意。

在 Verilog 语言中，所有的关键字（又叫保留字）都为小写。完整的 Verilog 关键字在编辑器会以高亮的形式突出出来。 Verilog 的内部信号名（又称标识符）使用大写和小写都可以。标识符可以是字母、数字、 $（美元符号）和下划线的任意组合，只要第一个字符是字母或者下划线即可。