verilog学习笔记(4)_有限状态机

有限状态机:

  • 有限状态机是由寄存器组和组合逻辑构成的硬件时序电路;

    - 其状态(即由寄存器组的1和0的组合状态所构成的有限个状态)只能在同一时钟跳变沿的情况下才能从一个状态转向另一个状态;

    - 究竟转向哪一种状态不但取决于各个输入值,还取决于当前状态;

    - 状态机可用于产生在时钟跳变沿时刻开关的复杂的控制逻辑,是数字逻辑的核心控制。
上一篇:上线踩坑引发的处理方式---lsof,strace


下一篇:关于PHP函数time() date() 和 strtotime() 的时区问题