Verilog的端口类型以及端口连接规则

https://www.cnblogs.com/Ivan0506/p/15159556.html

1、模块描述时

模块描述时在模块内部对模块的端口进行描述，是从内部角度出发，因此将 input 端口看作外界引申进来的一条线，只能为 wire型变量；

同理 inout 端口作为有输入功能的端口，也应该看作 wire型变量。

而 output 端口被看作模块的输出，既可以直接输出（如组合逻辑），也可以寄存后输出（如时序逻辑），因此 output 端口应该设为 reg 型变量。

2、模块调用时

模块被调用时是在上级模块中对下级模块的例化，描述了其采用何种信号与芯片（即底层模块）连接，进行驱动或得到输出。

此时是从外部角度出发，上级模块对下级模块的输入既可以想输入什么就输入什么，也可以想什么时候输入就什么时候输入，所以 input 端口可以为 wire/reg 型变量。

而 output 端口是上级模块对下级模块的被动接收，是下级模块的一根输出导线，因此 output 端口只能是 wire型变量；

同理 inout 端口也只能是 wire型变量。

 

VIM操作

esc映射

https://blog.csdn.net/caizongxu/article/details/82258988

键入imap <S-Space> <Esc>    //这里我们把 Shift + Space 映射为<Esc>，imap的 i 指的是insert模式下的映射。

窗口大小一致

ctrl+w+=