1、啥是静态时序分析？
静态地执行对DUT的时序分析，不依赖于输入端口的激励信号，解决设计中的时序问题。另一种时序分析方法叫做时序仿真，是动态的施加激励，观察电路行为是否符合要求。
给定一个设计，一个时钟周期和外部环境，STA就可以验证这个设计能否在预期的速度下安全地运行，且没有时序违例。时序检查包括建立时间和保持时间检查。STA是一种完整且详尽的办法。相比于时序仿真来说，时序仿真只能验证给定激励执行的那部分时序路径。另外，基于逻辑仿真的验证无法分析噪声及串扰、OCV所带来的影响。
2、流程
将RTL综合成门级后，可以用STA来验证时序。可以在逻辑优化前运行，确定关键路径。
CTS后，也可以执行STA检查时序，确定最差路径。
可以根据以下条件在门级网表上执行静态时序分析：
互连线的建模方式：理想互连线，线负载模型，具有近似RC值的全局布线以及具有精确RC值的实际布线。
时钟的建模方式：理想时钟(零延迟)或是传播时钟(实际延迟)。
是否考虑信号之间的耦合效应以及是否分析串扰噪声。
在逻辑级(未进行物理设计的门级)，STA可采用以下模型：

理想的互连线或者基于线负载模型的互连线
带有延迟和抖动估计值的理想时钟
在物理设计阶段，除了上述模型，STA还可采用以下模型：

具有近似估计值的全局布线的互连线、具有近似寄生参数提取值的实际布线的互连线、具有可以签收(signoff)精度寄生参数提取值的实际布线的互连线
实际的时钟树
包括串扰的影响或者不包括串扰的影响