wire型
传输的连接线 作数据的传输 两个模块之间的连接
reg是寄存器 可以存储数据的一种结构 verilog中寄存器用reg来声明 reg声明的变量不一定是寄存器，也可能是锁存器，或一系列的查找表。
查找表≈数电中的真值表
占空比 ：高电平占整个周期的比例
reg型一定是放在always块里赋值
时序逻辑时（有posedge clk）用非阻塞语句（<=,>=）
组合逻辑 立即发生 可能会因为延时的原因 输入往前往后一点 导致输出的位宽发生变化
时序逻辑 只在clk触发沿时发生 更优 多使用
位宽的方式
数字电路中所有数据最终都是以二进制形式呈现的
代码示例
//wire[高位：低位]变量名
//reg[高位：低位]变量名
[8:1]不推荐 [7:0]推荐 都是8位
1 //wire[高位:低位]变量名; 2 //reg[高位:低位]变量名; 4 module a_and_b( 5 input wire clk, //没定义位宽，默认为 1 位宽 6 input wire[1:0] pi_a, //定义 2 位宽 7 input wire[2:0] pi_b, //定义 3 位宽 8 9 output reg[3:0] po_c //定义 4 位宽 10 ); 11 12 always@(posedge clk) 13 po_c <= pi_a&pi_b; 14 15 endmodule
描述固定值
parameter W=15
reg [7:0] counter=8‘d255;//8‘hff//8‘b1111_1111
编写测试激励代码，a 和 b 的激励为随机 8 位 0~255 的数据。
注释：8 位 0~255 激励数据生成方法为 {$random}%256
这里使用了%是求模运算，返回值是除以 256 后的余数。