FPGA系统性学习笔记连载_Day7【16位比较器设计】 【原理及verilog实现、仿真】篇

 

连载《叁芯智能fpga设计与研发-第7天》【16位比较器设计】 【原理及verilog实现、仿真】

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本篇文章，介绍16位比较器的实现原理及verilog实现及仿真

一、比较器原理

当A、B两个数比较大小时，我们都很熟悉是先比较高位，再比较低位；

在比较任何一位时，如果当前位能决定A、B的大小时就退出比较，直接给出结果。

二、16位比较器的过程

从比较结果看，有3种结果：大于、等于、小于

如果比较 A[14] 和 B[14]时，我们首先要看 A[15]和B[15]的大小关系 ；

1、A[15] > B[15]，直接返回结果，整个数A > B ，退出比较；

2、A[15] = B[15]，根据A[14]和B[14]的结果判断，以此向下逐次比较，直到A[0] B[0]比较完成；

3、A[15] < B[15]，直接返回结果，整个数A < B ，退出比较；

从上面的比较过程，我们可以发现，当比较某一位时，会有3个输入状态表示上一位的大小，

当前位也有3个状态表示当前位的大小，输出就是根据这6个状态的组合，给出最终数