ISSCC 2017论文导读 Session 14 Deep Learning Processors，A 2.9TOPS/W Deep Convolutional Neural Network SOC

2022-05-28 18:48:00

最近ISSCC2017大会刚刚举行,看了关于Deep Learning处理器的Session 14，有一些不错的东西，在这里记录一下。

A 2.9TOPS/W Deep Convolutional Neural Network SoC in FD-SOI 28nm for Intelligent Embedded Systems

单位：STMicroelectronics（意法半导体）

这是一篇很综合芯片SOC设计，总体架构如下：

本文采用的DSP簇作为加速阵列，包含8个DSP簇，每簇内含2个32位的DSP，4通道16KB的I-Cache，64KB的本地RAM和64KB的共享RAM；提供面向DCNN的ISA扩展；采用2D-DMA。DSP内部结构如下：

采用层次化存储结构：4MB共享RAM(4x16x64KB)，每个64KB的单元都可以单独控制是否启用。共享存储通过64位的bus进行数据传输。L2 Cache通过编程可控，用于存储特征图及参数（feature maps and parameters），每一层memory的能效对比如下图。

硬件加速子系统：8个卷积加速器+16个CDNN定制流数据DMA、支持数据流可重配置的计算、专用IP(H264/MJPEG/2图像修剪单元/边缘检测单元/4色度卷积/…)

本设计是典型的CNN专用加速引擎+DSP通用处理的思路（业界很多这样类似的设计）——卷积在专用加速器里做，其他的（ReLU/Pooling/FC/LRN等）在DSP做。下面是Alexnet为例的运行切分；这样设计有一个很大也很容易想到的优势，就是专用阵列和DSP可以同时运行。

The DSPs can operate in parallel with CAs and data transfers, synchronizing by way of interrupts and mailboxes for concurrent execution.

下面是专用加速引擎比较有代表性的一个设计，就是每个kernel和data都是分batch做的，每个batch的临时结果再累加到一起。（这里batch是指channel的一批，和多张图像批处理的batch不同意思）

但是有8个CA，是不是简单的全并行处理呢（指每个CA处理一个Kernel的全部计算，分别输出）？并不是。论文中设计了并行，链式，以及混合式三种执行方法。

DCNN专用加速单元CA：核心计算部件为36个16×16的MAC计算单元+13输入的属性加法单元。通过ACCUM进行迭代以累加完成卷积运算；对参数，是进行8bit压缩存储的，计算前恢复到16bit（有损）计算；文中说的压缩实际上是一个非线性量化计算，而非传统的压缩。

论文中描写CA：

Various kernel sizes (up to 12×12), batch sizes (up to 16), and parallel kernels (up to 4) can be handled by a single CA instance

如果支持各种变化呢？看下图右半部分：对每一个窗口，先进行列的累加，再把列累加结果累加起来；CA支持一个最大一次读12个words的line-buffer（最大支持12*12的卷积，也就是一列的大小）（在卷积计算中，stride=1情况时，简单的line-buffer确实很匹配卷积的计算过程，每次窗口只需要更新一列，剩余的列都可以reuse，可以说是数据在两个窗口间最大化重用，减少了从RAM里面读数据的次数，降低了功耗），放了36个MAC，就可以在一些其他变化中做到灵活改变kernel的数量。

如果做12 * 12的卷积，那就只能做1个kernel；

如果是图中3 *3的情况，对一个kernel计算而言，每次只需要进3个新数据，加上旧数据6个总共9个数据，这样就可以做4个独立的kernel并行，共享这9个数据，因此需要36个MAC并行计算；

Batch size的大小也可以调整，只要buffer中存的下，可以根据每一层的情况，切分到不同的CA，或者一个CA计算更多的batch size，影响输入输出的bandwidth。