Verilog代码规范I

"规范"这问题

"规范"这个富含专业气息的词汇（个人感觉），其实规范这种东西，就是大家都约定熟成的东西，一旦你不遵守这个东西，专业人士就会觉得你不够专业，特别是程序开发方面的问题。

为什么要规范呢？一方面能体现你足够专业，另一方面也是最重要的一方面，代码的规范性有利于开发交流，让代码的可读性大大增强，也有利于降低代码的出错率。

网上关于EDA设计方面的代码规范问题的资料，以前开发的时候都没有养成一个很好的代码规范，在大的项目工程中，这方面的弊端开始慢慢显现，对后续的修改和维护造成很大的影响，重新去编写又浪费很多的时间，所以请记住一句话"千里之行始于足下"，不要到走了很远之后才发现导向错了。

Verilog代码有哪些规范？

• 文件名必须体现出设计模块的功能；

在verilog设计中，模块名就是文件名，这是由于软件编译的问题而限制的。所以设置模块名的时候也决定了文件名。因此，模块名的设定要体现出模块的功能，这样设定对于大的工程项目设计很有用处，便于查找分析。

时钟信号一般的命名为：clk；

请回忆一下，你所编写的程序中低电平复位信号是如何编写的，目前我所见过的版本有:reset,rst,reset_n,rst_n;普遍就是这四种。前两种体现出该信号是高电平有效的，而后两种体现该复位信号是低电平有效的，在设计规范中就是采用*_n来表示低电平有效的。所以低电平有效的信号一律采用*_n表示，增强代码的可读性。

• 参数parameter和宏定义`define

在定义参数和宏定义时，名字要采用大写进行表示，如下：

parameter DATA_WIDTH = 32；

`define AHB_TRANS_SEQ 2'b11；

• 信号、端口、模块、例化

有关这四个方面的代码设计最好采用小写进行设计，如下：

• 命名字符的长度

一般字符命名的长度不要超过32个；

• 有关模块调用的实体名的设定，参考如下：

  mux4 u_mux4_1 (…)；

  mux4 u_mux4_2 (…)；

• 位宽的描述

在Verilog的设计中一般采用的为[x:0]；在VHDL中一般采用的是x downto 0；

采用的都是从高在左低位在右符合人的阅读顺序的方式。

• Begin和end、case和endcase、if和else的对准问题

这里采用一个实例进行说明：

• 到这里所说到的都是关于文本输入形式的，那么在原理图输入方式中有没有相关的规范问题呢？答案是肯定的！！！所以经常采用原理图输入的好好注意了！！！

  原理图输入方式中，有时会将自己所写的文本生生成一个原理图的模块，然后导入到原理图的设计中，这时该原理图也被设置为顶层模块，所以有时问题就产生在这里。当有多个模块导入原理图时，这是就需要将这些模块连接起来，如果在连接的时候用一些分立的逻辑元件将模块与模块之间连接起来，这就产生了一个所谓"胶合逻辑"的问题，因为该逻辑元件在综合时是没有加入到任何一个模块里面的，所以就无法进行整体的最优化综合，所以就无法产生一个最优化的电路，这个逻辑元件将两个模块有缝地连接起来，这样的电路在同步中又怎么会稳定呢？

  所以请记住一点，有文本输入和原理图输入的工程中，原理图作为顶层文件时，原理图最好是页水平的分层结构，即原理图中的模块都是采用文本输入之后生成的，这样就避免了"胶合逻辑"，让综合器更好地综合我们设计的电路。

  "胶合逻辑"实例：是否在你的原理图中出现过呢？。。。。。。。。。。。。。

  

下面看看一个实例，相信你就懂了：

从时间上进行分析的话，非阻塞赋值就是同时赋值，而阻塞赋值就是顺序赋值，软件综合时也会帮你对电路进行简化。

• 信号敏感列表

什么是信号敏感列表呢?就是在需要信号输入的模块中，如always @（）--括号内包含的信号就是敏感信号，也就是说在括号内的信号都将会影响模块的工作或者是模块内某些信号的输出。

那什么信号是敏感信号呢？凡是影响模块输出和工作状态的信号都将是敏感信号，一般有：时钟信号、复位信号、置数信号、某些赋值语句的右边信号还有一些条件信号。

• 复位&初始化

相信你看过的经典代码中，一般都会包含有复位信号rst_n吧！

为什么要复位呢？

一个是为了初始化，另一个是在系统工作异常时重新进入初始状态（就像电脑有时死机重启一样）。

为什么要初始化呢？

在FPGA中经常要用到reg，不是吗？而且是经常要用到，没有reg就没有FPGA。而reg在上电后里面所寄存的是1还是0是不一定的，这将会造成很大的问题，会造成输出不确定、会造成状态机进入与确定的状态…………所以就需要在上电的时候，利用复位信号进行初始化，就reg的值进行初始化，使一切都是确定的，防止不确定状态的出现。实例如下：

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