Package是systemverilog的语法，但是LRM并没有详细描述vpiPackage的具体内容，只是做了宏定义，

#define vpiPackage 600

从实际的systemverilog出发，经过分析发现，如下情况的outter以及inc2的类型属于vpiPackage

可以看到outter和inc2的特点在于其不属于任何的module

wire outter=2'b01;

function integer inc2;
    ......
endfunction

module top;
......
endmodule