只有最初级的逻辑电路才使用单一的时钟。大多数与数据传输相关的应用都有与生俱来的挑战，即跨越多个时钟域的数据移动，例如磁盘控制器、CDROM/DVD 控制器、调制解调器、网卡以及网络处理器等。当信号从一个时钟域传送到另一个时钟域时，出现在新时钟域的信号是异步信号。
在现代 IC、ASIC 以及 FPGA 设计中，许多软件程序可以帮助工程师建立几百万门的电路，但这些程序都无法解决信号同步问题。设计者需要了解可靠的设计技巧，以减少电路在跨时钟域通信时的故障风险。
异步时钟基础：
从事多时钟设计的第一步是要理解信号稳定性问题。当一个信号跨越某个时钟域时，对新时钟域的电路来说它就是一个异步信号。接收该信号的电路需要对其进行同步。同步可以防止第一级存储单元（触发器）的亚稳态在新的时钟域里传播蔓延。
亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。
对任何一种触发器，在时钟触发沿前后的一个小时间窗口内，输入信号必须稳定。这一时间窗口是多种因素的函数，包括触发器设计、实现技术、运行环境以及无缓冲输出上的负载等。输入信号陡峭的边沿可以将此窗口减至最小。随着时钟频率的升高，会出现更多有问题的时间窗口，而随着数据频率的提升，这种窗口的命中概率则会增加。 FPGA 制造商和 IC 晶片厂用“MTBF”来标识合格的触发器，并且确定它们的特性。“MTBF”（平均无故障时间）用统计方法描述了一个触发器的亚稳态特性，即确定某个触发器出现故障的概率。在计算 MTBF 时，制造商部分基于输入信号改变导致触发器不稳定期间的时间窗口长度。另外，MTBF 的计算还使用了输入信号的频率以及驱动触发器的时钟频率。
在一个 ASIC 或 FPGA 库中，每种触发器都有时序要求，以帮助你确定容易出问题的窗口。“建立时间”(Setup time)是指在时钟沿到来之前，触发器输入信号必须保持稳定的时间。“保持时间”(Hold time)则是指在时钟沿之后，信号必须保持稳定的时间。这些指标通常比较保守，以应对电源电压、工作温度、信号质量以及制造工艺等各种可能的差异。如果一个设计满足了这些时序要求，则触发器出现错误的可能性可以忽略不计。
现代 IC 与 FPGA 设计中使用的综合工具可以保证设计能满足每个数字电路触发器对建立与保持时间的要求。然而，异步信号却给软件提出了难题。对新的时钟域来说，从其它时钟域传来的信号是异步的。大多数综合工具在判定异步信号是否满足触发器时序要求时遇到了麻烦。因为它们不能确定触发器处于非稳态的时间，所以它们也就不能确定从一个触发
器通过组合逻辑到达下一个触发器的总延迟时间。所以，最好的办法是使用一些电路来减轻异步信号的影响。
信号同步：
信号同步的目的是防止新时钟域中第一级触发器的亚稳态信号对下级逻辑造成影响。简单的同步器由两个触发器串联而成，中间没有其它组合电路。这种设计可以保证后面的触发器获得前一个触发器输出时，前一个触发器已退出了亚稳态，并且输出已稳定。设计中要注意将两个触发器放得尽可能近，以确保两者间有最小的时滞(clock skew)。
IC 制造厂提供同步单元，帮助完成信号同步工作。这些单元通常包括一个有非常高增益的触发器，它比普通触发器耗电更高，也比较大。这种触发器降低了对输入信号建立-保持时间的要求，并且当输入信号导致亚稳态时，它可以防止出现振荡。另一种同步器单元包括两个触发器，省去了将两个单独触发器靠近放置的工作，也防止设计人员误在两个触发器间加入任何其它的组合逻辑。为了使同步工作能正常进行，从某个时钟域传来的信号应先通过原时钟域上的一个触发器，然后不经过两个时钟域间的任何组合逻辑，直接进入同步器的第一个触发器中（图 1）。这一要求非常重要，因为同步器的第一级触发器对组合逻辑所产生的毛刺非常敏感。如果一个足够长的信号毛刺正好满足建立-保持时间的要求，则同步器的第一级触发器会将其放行，给新时钟域的后续逻辑送出一个虚假的信号。一个经同步后的信号在两个时钟沿以后就成为新时钟域中的有效信号。信号的延迟是新时钟域中的一到两个时钟周期。一种粗略的估算方法是同步器电路在新时钟域中造成两个时钟周期的延迟，设计者需要考虑同步延迟将对跨时钟域的信号时序造成的影响。
数据路径设计：
在进行信号同步时有一个重要的规则，那就是不应当在设计中的多个地方对同一信号进行同步，即单个信号扇出至多个同步器。因为同步要花一到两个时钟周期，设计者不能确切地预测到每个信号何时跨越一个时钟域。此外，在新时钟域中一组经同步后的信号其时序是不定的，因为同步延迟可以是一到两个时钟周期，这与输入信号到达同步器的时间有关。这种情况会在各个同步信号间形成一种“竞争状况”。这种竞争状况在需要跨越时钟域传输的多组信号间也会发生，例如数据总线、地址总线和控制总线等。因此，不能对组中的每个信号单独使用同步器，也不能对数据或地址总线的每一位单独使用同步器，因为在新的时钟域中，要求每个信号同时有效。
一种解决总线同步问题的方法是使用一个保持寄存器和握手信号。这种电路包括一个保持信号总线的寄存器，以及一个握手机制（图 7）。握手信号指示新时钟域的电路何时可以对总线采样，以及源电路何时可以更换当前寄存器中保存的内容。
图
在这种设计中，传输电路将数据（信号总线）存储在保持寄存器，同时发出请求信号。这两个动作可以同时发生，因为请求信号至少要花一个时钟周期才能让接收电路检测到它（最小的握手-同步延迟）。当接收电路采样到数据（信号总线）时，它发出一个响应信号。这种设计使用了全握手方法，所以要花较长时间才能完成整个传输。对接收电路而言，使用全握手信号的设计有较大的时间窗口用于对信号总线采样，因而效率较低。如用部分握手方法代替全握手方法则可以加快传输速度。
用这种总线同步方式，你可以同步握手信号，但不能同步信号总线。信号总线来自于保持寄存器，它在接收电路采样前一直保持稳定。注意，如果传输电路向接收电路提交数据太快以致来不及处理，则应用中的总线同步可能不起作用。
高级数据路径设计：
在许多情况下，数据在跨越时钟域时需要“堆积”起来，因此使用单个保持寄存器无法完成工作。例如一种情况是某个传输电路猝发式发送数据，接收电路来不及采样。另一种情况是接收电路采样速度超出传输电路发送数据的速度，但采样的数据宽度不够。这些情况就要使用 FIFO 了。基本上，设计者使用 FIFO 有两个目的：速度匹配或数据宽度匹配。在速度匹配时，FIFO 较快的端口处理猝发的数据传输，而较慢的端口则维持恒定的数据流。但是，虽然访问方式和速度不同，但进出 FIFO 的平均数据速率必须是相同的，否则 FIFO 就会出现上溢(overflow)或下溢(underflow)问题。与单寄存器设计相同，FIFO 将数据保存在寄存器或存储器中，同时同步状态信号，判断何时可以把数据写入 FIFO 或从 FIFO 中读出。
在速度匹配应用中，每个端口（读或写）的时钟不同。FIFO 中的寄存器使用写端口时钟，就像保持寄存器使用电路时钟来改变寄存器内容一样。信号同步发生在指针逻辑中，而且比握手信号要复杂得多。现在指针逻辑的设计有多种方法。第一种方法是将读、写选通进行同步，同时在各个时钟域使用计数器来跟踪 FIFO 中可用的项。计数器反映出可用于读写的 FIFO 项目号，计数器也与相应的端口同步。读计数器跟踪包含有效数据的项数，而写计数器则跟踪可以存储数据的项数。当对指针逻辑进行复位时，由于没有数据可读，读计数器从零起始。写计数器则从 FIFO 中项的总数开始计数，即所有项均可用来存储数据。
读选通信号累减读计数器，并与写时钟域同步，因为它同时也累加写计数器。写选通信号则累减写计数器，并与读时钟域同步，因为它同时也累加读计数器。这种设计需要单时钟宽度脉冲以及用于读、写选通的脉冲同步器，因为当一个电平信号从一个时钟域跨越到另一个更快的时钟域时，在较快时钟域中它能在更多的时钟周期中保持有效。由于只要读或写信号是有效的，每个计数器就会发生变化，因此较快的时钟域就检测到更多的读、写，超出较慢时钟域实际发生的数量。脉冲同步器可以将一个时钟域的时钟宽度脉冲转换为新时钟域的时钟宽度脉冲，每个脉冲都表示一次 FIFO 的读或写。
这种 FIFO 状态技术对读、写状态都不太有利。当 FIFO 中所有项均充满时，写端口状态指示为满，并在读选通触发后继续指示 FIFO 满，因为同步过程会使选通信号延迟送给写计数器。读端口为空时也会出现这种情况，因为同步过程会使写选通信号延迟到达读计数器。
这种设计的另一种考虑是及时检测全满/全空状态。如果 FIFO 还有一项可用，并且有写选通触发，则 FIFO 必须立即置为全满状态。这样才能提前一个时钟给出全满标志，使 FIFO 有足够时间防止下一个数据写入而产生溢出。对 FIFO 的读端口也是这样。这种情况下，如果 FIFO 里只有一个数，并且有读选通触发，则必须置全空状态，以给读电路足够的时间防止读空 FIFO。
这种指针逻辑限制电路在每个时钟周期中访问 FIFO，即使在慢速时钟域中也是这样。这一功能的优点在于访问 FIFO 的电路至少有一个时钟周期来评估 FIFO 的状态。FIFO 可以将所有项都填满数据，而不会出现数据被覆盖或全空无数据可读的情况。这种设计的另一个优点是每一端都可以读其相应的计数器，来判断 FIFO 中还有多少项可用。设计者可以将这
种 FIFO设计用在进行多次数据读/写的电路中，而不会造成上溢或下溢的情况。
这种设计的不足之处是由计数器来判断状态，而不是直接比较读、写指针。对大型 FIFO 来说，这些计数器也很大。而且，由于使用脉冲同步时，来自较快时钟域的读、写脉冲在较慢时钟域的脉冲间至少必须有两个时钟周期，因此平均数据速率为最低时钟频率的一半。解决这些问题的一种方法是采用直接指针比较法。
在这种 FIFO 设计中，读、写指针的比较决定了 FIFO 的状态。异步设计中的指针比较更富有挑战性，因为每个指针位于不同的时钟域中，对信号总线的同步要求在同步握手信号期间总线不发生改变。将这种技术用于指针同步的 FIFO 设计可能会很慢。要解决这个问题，FIFO 指针逻辑使用了格雷码，代替指针使用的二进制码。
格雷码在每一次计数增减时只改变其中的一位（表 3）。你可以在格雷码总线上使用同步器，因为每一次总线改变时只有一根信号线有变化，于是就消除了格雷码总线各位通过不同同步器时的竞争情况。这种设计的指针为格雷码计数器。使用二进制指针时需要将其变换成格雷码后的同步指针，而使用变换逻辑会违反对同步信号的限制，即同步的信号在跨越
时钟域前要来自触发器。
格雷码计数器是一个二进制累加器，在累加器前、后各带有一个转换器，分别用于格雷码转换为二进制码，和二进制码转换为格雷码（图 8）。格雷码与二进制码的转换是一个异或运算，所以只需比一个二进制计数器多几个逻辑电平。在格雷码转换成二进制码时，使用：BN=GN；BN-1=BN+GN-1；BN-2=BN-1+GN-2 ... B1=B2+G1；B0=B1+G0。而将二进制码转换成格雷码时，使用：GN=BN；GN-1=BN+BN-1；GN-2=BN-1+BN-2 ... G1=B2+B1；G0=B1+B0。在设计中可以采用同样的技术来比较格雷码指针的值，即在各个指针与二进制比较逻辑之间增加转换器。
用这种指针逻辑的 FIFO 很快，每个时钟周期中电路都可以读写 FIFO。但是，在每个周期都访问 FIFO 意味着 FIFO 状态要包括“将满”和“将空”两种指示，这样读写 FIFO 的电路才能有停止时间。“将满”表示只能再写入一项，“将空”则表示只有一项可读。这种情况描述了一个要求最少的可能状态信号的设计，以及一个需要更多指示的设计，如果在固定的最小尺寸情况下用猝发方式访问 FIFO 的电路的话。
这种 FIFO 状态技术会给读、写带来不良状态。当 FIFO 满时，写端口的状态指示已满，而在电路从 FIFO 中读出一项后，该状态仍为满，因为同步机制使读指针相对写入一侧的比较逻辑有个延迟。同样，在读出一侧的空状态指示也有这个问题，因为同步机制使写指针相对读出一侧的比较逻辑有延迟。
如果你在设计跨不同时钟域电路时，使用一些技术来降低通信失败的风险，则处理跨时钟域的信号就不再是艰巨的任务。同步机制可以防止接收跨时钟域信号的触发器出现亚稳态，从而避免导致不可预知的电路行为。对于在多个时钟周期内一直保持有效的信号来说，电平同步器的效果很好。对于要转换成新时钟域脉冲的较慢时钟域电平信号，要采用边沿检测同步器。最后，对跨时钟域的脉冲信号应使用脉冲同步器。还要记住，当一个信号总线跨越时钟域时，整个总线要在同一个时钟周期内到达新的时钟域。不要分别同步每一个信号，而要采用一个保持寄存器和握手方式。握手用来表示寄存器中的信号何时有效，何时可以采样。对数据总线来说，握手和一个保持寄存器很有用，但每次向新时钟域传送的数据字不超过一个。
在最近做的一个USB2.0 Controller中，本人就使用了异步FIFO来解决跨时钟域信号。异步FIFO是在ISE中直接例化出来，很好的解决了速率匹配和数据宽度匹配问题。