if else 语句
case endcase 语句
if else 不宜叠加太多 会造成线路的延时过多 每一级都有延时 尽量不要多于8级
在fpga里都是对应的查找表 因为逻辑都是映射成查找表
多路选择器 一下子判断 没有先后顺序 满足便执行
always@(posedge clk)
begin
case(a)//称为条件 or 地址
0 ： b<=0; //当a=0 执行b<=0;
1 : b<=1;
default : b<=1;
endcase
如果没有default 在仿真中不在选项中的数则维持上一拍的结果不变
时序电路时钟触发不会变成锁存器 如果保持的话 就是从寄存器的输出端又送到了输入端而已