always、always_comb、always_latch、always_ff；

unique /priority case  ； unique /priority if...else  ；

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一、SV中的always

在Verilog中，设计组合逻辑和时序逻辑时，都要用到always：

always @(*)begin //组合逻辑
  if(a > b)
    q = 1’b1;
  else
    q = 1’b0;
end

always @(posedge clk or posedeg rst)begin //时序逻辑
  if(rst)
    q <= 1’b0;
  else
    q <= d;
end

仅从关键字上，看不出设计者想要一个什么样的电路。

SV把always关键字细化了。对不同的设计要求有不同的关键字：

always_comb :

always_comb //组合逻辑

  if(a > b)
    q = 1’b1;
  else
    q = 1’b0;

always_comb表示设计者想要设计一个组合逻辑电路。同时不必再写敏感信号列表。我们在设计组合逻辑电路时，一件最重要的事就是不要一不小心搞一个latch出来。always_comb会告诉综合工具，这里需要的是一个组合逻辑电路。假如我们设计时，if语句或者case语句没有写完整，

always_comb //错误

  if(a > b)

    c = 1’b1;

在综合时，我们会收到警报：这里应该是组合逻辑，你把他写成了latch。使用always，则不会收到这样的警告。

如果真的需要latch，SV准备了专门的关键字:

always_latch :
 

always_latch //latch

  if(en)

    q = d;

always_latch是电平敏感的，它也不需要敏感信号列表，它会告诉综合工具，这里我就是需要一个latch。

always_comb和always_latch极大的降低了unintentional latch的出现。这是对电路设计的一大提升。

对于flip-flop触发器的设计，也有专门的关键字：

always_ff : 

always_ff @(posedge clk or posedge rst) //flip-flop

  if(rst)
    q <= 1'b0;
  else
    q <= d;

ff是flip_flop的缩写，它需要敏感信号列表，并且是边沿触发的，所以敏感信号列表里的信号，都需要加关键字posedge或negedge。假如我们忘记了写posedge或者negedge,综合工具会发出警告：这里应该是flip-flop，可你写的不是flip-flop。使用always，则不会收到这样的警告。

SV把always细化成always_comb, always_ff, 和always_latch。使综合工具可以自动检查各种细节，降低了设计失误的可能。

二、SV中的if /case  

SV对于case语句新增了两个特殊的修饰符：unique及priority。其语法规则如下：

unique case (<case_expression>)

... // case items

endcase

priority case (<case_expression>)

... // case items

endcase

unique case

唯一值case，case_expression同时只能匹配一个case_selection_items；

一个case_selection_items必须存在与之对应的case_expression。unique修饰符显式指明了该case语句是完整的且并行的，各case分支之间彼此互斥，没有交叠。当出现非预期的值时，运行将报错。

unique case等效于同时使用verilog中的full_case及parallel_case附注；

该语句指定：必须有且只有一个条件选项与条件表达式匹配。

注：full_case及parallel_case为编译选项。

priority case

具有优先级的case，至少有一个case_selection_items需要匹配case_expression；如果存在多个匹配，则只执行第一个匹配的分支。

priority case等效于verilog中的full_case附注；

该语句指定：

至少有一个条件选项与条件表达式相符；

若存在多个条件选项的值与条件表达式匹配，则必须执行第一个匹配分支。

full_case ： 告诉综合器，所有情况已经罗列完毕，不可以产生锁存器，影响电路性能。

parallel_case ： 告诉综合器，所有条件互斥，且并行，没有优先级。

关于full_case及parallel_case的综合编译选项，其实是对代码书写不规范而做的一种约束，如果我们代码书写规范（如：使用default来生成完备的case）就不需要考虑full_case及parallel_case。

unique if...else

取消判断顺序优先级

priority if...else

表示分支的次序是重要的，需按照原有次序进行优先级编码

举个栗子：

int a,b,c;

initial begin

    a=10;

    b=22;

    c=30;

    unique if ( a < b ) $display("\t a is less than b");

    else   if ( a < c ) $display("\t a is less than c");

else                $display("\t a is greater than b and c");

end

运行结果：

 

如果将unique属性取消或替换为priority，则不会报错，运行结果如下：