.tcl文件
quit -sim //之前的仿真先退出掉 可用#为注释 .main clear //之前仿真所保留的临时文件清除掉 //开始编译 vlib work //创建一个work的库 关键字vlib 库的名work vlog ./tb_fsm.v //把.v文件编译进去 称之为vlog 首先编译tb文件./指向当前目录 即与这个.tcl同一个目录的意思 vlog ./../design/*.v //编译另外一个文件,还是vlog但是得找到这个文件的路径./../本目录往上翻一层是两个点。*表示这个文件夹里面的所以.v文件都被编译 vsim -voptarget=+acc work.tb_fsm //启动仿真 virtual type{ {3‘b001 IDLE} {3‘b010 ONE} {3‘b100 TWO} } abc; //abc为名称 这个实现仿真波形时显示状态的功能 virtual function{(abc)/tb_fsm/tb_fsm_inst/state} new_state //把state转换成abc类型的new_state add wave /tb_fsm/tb_fsm_inst/* run 1us
打开modelsim file change directory..(改变路径【到刚才那个项目的目录sim】)
也可输入LS ls为打印目录下边的文件
do run.tcl
iverilog 工具 插件开发 新建代码片段 将所有代码复制过去 相当于下次这些语句不需要手动输入了