实验步骤
1.实验目的：
Verilog HDL测试模块和时序逻辑的测试模块
2.实验工具：
电脑和 modelsim软件。
3.实验过程：
第一步：打开modelsim软件。
第二步：点击“file-new-project”，建立项目名称为“work”，点击“OK”后，建立一个新的文件为实验的名称，选择“Verilog HDL”，然后关闭。
第三步：将项目编辑代码 。
第四步：保存。
第五步：进行测试
第六步：进行调试。
4.实验代码及结果截图

第一题
module decoder3x8(din,en,dout,ex);
input [2:0] din;
input en;
output [7:0] dout;
output ex;
reg [7:0] dout;
reg ex;

always @(din or en)
if(en)
begin
dout=8’b1111_1111;
ex=1’b1;
end
else
begin
case(din)
3’b000:begin
dout=8’b1111_1110;
ex=1’b0;
end
3’b001:begin
dout=8’b1111_1101;
ex=1’b0;
end
3’b010:begin
dout=8’b1111_1011;
ex=1’b0;
end
3’b011:begin
dout=8’b1111_0111;
ex=1’b0;
end
3’b100:begin
dout=8’b1110_1111;
ex=1’b0;
end
3’b101:begin
dout=8’b1101_1111;
ex=1’b0;
end
3’b110:begin
dout=8’b1011_1111;
ex=1’b0;
end
3’b111:begin
dout=8’b0111_1111;
ex=1’b0;
end
default:begin
dout=8’b1111_1111;
ex=1’b0;
end
endcase
end
endmodule

第二题
module p2s(data_in,clock,reset,load,data_out,done);
input [3:0] data_in;
input clock,reset, load;
output data_out;
output done;
reg done;
reg [3:0] temp;
reg [3:0] cnt;
always@(posedge clock or posedge reset )
begin
if(reset)
begin
temp<=0;
cnt<=0;
done<=1;
end
else if(load)
begin
temp<=data_in;
cnt<=0;
done<=0;
end
else if(cnt3)
begin
temp <={temp[2:0],1’b0};
cnt<=0;
done<=1;
end
else
begin
temp <= {temp[2:0],1’b0};
cnt<=cnt+1;
done<=0;
end
end
assign data_out=(done1)?1’bz:temp[3];
endmodule

6.实验总结
（1）通过本次实验学会如何调试波形图
（2）学会了Verilog HDL测试模块和时序逻辑的测试模块
7.实验视频链接：
【Verilog实验-哔哩哔哩】https://b23.tv/KHEzVE
【Verilog实验-哔哩哔哩】https://b23.tv/miFCVJ