问题描述

在FPGA设计中，通常会遇到这样一种情况，发送的数据已经准备好了，但是接收方还未准备好。这种情况为避免数据的丢失，需要将数据存储下来，等待发送发准备好之后，再发送数据。

解决方案

在具体的实现中，我们可以使用fifo ip核，在发送端将数据存起来。当fifo非空时，通知接收端读数据即可，无需设置额外的通知读数的信号。
在xilinx的FIFO ip核中有两种模式，分别是标准模式（standard FIFO）和FWFT模式（First Word Fall Through）