并发编程

memory barrier (内存栅栏)

CPU级
1.CPU中有多条流水线，执行代码时，会并行进行执行代码，所以CPU需要把程序指令 分配给每个流水线去分别执行，这个就是乱序执行；
2.CPU中有read buffer/ write buffer 这2个读写缓存,这2个部件用于缓存CPU对内存的读写操作，并不是实时同步到CPU缓存(L1/L2/L3),这个就会导致更新一块内存后，其他CPU感知不到；
读取的时候，优先到read buffer找数据，找到了，就用这个数据了，如果这时内存中的这个数据 已经被更新了，那读取的数据 就是过期数据；这读、写不及时问题，统一称为 数据不一致。

以上2个问题，统称为memory barrier

注意：数据只要到了CPU cache(L1/L2/L3)中,其他CPU都能感知到，只要写数据时，保证写到cache中就行

针对上面2个问题，CPU提供了 memory barrier 相关指令来解决这2个问题
下面用X86 CPU来讲解一下

sfence
这个是"写栅栏"命令，具体语意是：
1.刷新write buffer,把缓存的写操作 都刷到CPU cache中，保证其他CPU能感知到
2.指令乱序保证。
sfence 这个指令 前面的所有写指令 和 后面的所有写指令 是按顺序执行的
(这里的顺序是块的顺序，比如之前有 1 2 3 三条写指令，之后有 4 5 6三条写指令，
保证 1 2 3 肯定比4 5 6中任何一条 执行的早，4 5 6这3条指令，肯定比任何 1 2 3中任何一条执行的晚，至于 1 2 3这三条指令的顺序，就随CPU来决定了)
lfence
这个是"读栅栏"命令，具体语意是：
1.清空read buffer,清空相应的寄存器，保证后续的读操作 到缓存中读取数据，这样才能感知到其他CPU的写动作
2.指令乱序保证。
lfence 这个指令 前面的所有读指令 和 后面的所有读指令 是按顺序执行的
(这里的顺序是块的顺序，比如之前有 1 2 3 三条读指令，之后有 4 5 6三条读指令，
保证 1 2 3 肯定比4 5 6中任何一条 执行的早，4 5 6这3条指令，肯定比任何 1 2 3中任何一条执行的晚，至于 1 2 3这三条指令的顺序，就随CPU来决定了)
mfence
这个是"读/写栅栏"命令，具体语意是：
1.清空read buffer,清空相应的寄存器，刷新write buffer，保证后续的读操作 到缓存中读取数据，这样才能感知到其他CPU的写动作，同时保证写的数据 能被其他CPU感知到
2.指令乱序保证。
mfence 这个指令 前面的所有读/写指令 和 后面的所有读/写指令 是按顺序执行的
(这里的顺序是块的顺序，比如之前有 1 2 3 三条读/写指令，之后有 4 5 6三条读/写指令，
保证 1 2 3 肯定比4 5 6中任何一条 执行的早，4 5 6这3条指令，肯定比任何 1 2 3中任何一条执行的晚，至于 1 2 3这三条指令的顺序，就随CPU来决定了)

编译器级

就是编译参数，部分限制编译器的优化，保证编译出的指令顺序，还有就是在指令队列中插入相应的CPU memory barrier相关指令，等CPU执行指令时，控制CPU的memory barrier行为

编程影响

volatile 这个变量，有memory barrier语意，这个是编译器保证的，在访问volatile变量时，编译器在访问前后 自动插入相关的 memory barrier指令，
JAVA编译在访问volatile变量之前，插入 lfence，在写入volatile变量之后，插入sfence，保证内存可见性

再有就是编译器的相关编译宏(C++)