【Verilog】子模块连接相关问题

通过wire变量达成不同子模块的互相连接

【Verilog】子模块连接相关问题

我们通过创建wire变量互通这几个子模块的q→d,然后通过端口名称互联子模块与顶层模块:
【Verilog】子模块连接相关问题

程序如下:
【Verilog】子模块连接相关问题
写出这个程序你需要知道的知识:
①子模块的定义,声明和调用(实例化)。
②子模块与顶层的连接方法(by name)。
③wire变量存放二进制信号,由此起到承接作用。
【练习地址链接:Module shift


稍复杂一些的例子

【Verilog】子模块连接相关问题
注意:
①此例不仅需要互联子模块,而且需要传输多位的信号。
②关键性的一步在最后四个8位信号经过“信号选择器”(梯形元件),并由一个二位信号sel控制输出。信号选择器的实现需要借助alway@(*)语句。

下图是wire和实例的一些名称规定:
【Verilog】子模块连接相关问题
程序如下:
【Verilog】子模块连接相关问题
【练习地址链接:Module shift8

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