1、Verilog HDL即是行为描述语言也是一种结构描述语言。Verilog HDL程序是由模块构成的，每个模块实现特定功能，模块可以进行层次嵌套。
2、描述测试信号的变化和测试过程的模块也称为测试平台（testbench或testfixture），它可对电路模块进行动态的全面测试。
这种测试可以在功能（即行为）级上进行，也可以在逻辑网表（逻辑布尔表达式）和门级结构级上进行。它们分别称为前（RTL）仿真、逻辑网表仿真和门级仿真。如果门级结构模块与具体的工艺技术对应起来，并加上布局布线引入的延迟模型，此时进行的仿真称为布线后仿真。
注：Verilog模块可以分为两种类型：一种是为了让模块最终能生成电路的结构，另一种只是为了测试所设计电路的逻辑功能是否正确。