熟悉Verilog语法的同学都知道在模块设计的时候可以通过parameter来实现参数化设计,这对于位宽等参数实现模块调用时可配置非常方便,不用改模块内部。某些时候我们希望模块内部的两个段落也可以通过parameter参数化实现条件编译,语法如下:
如上图,SCALER_IP 0是一个段落,SCALER_IP 1是一个段落;scaler是调用的IP,由于IP有多种固定设置(不想通过寄存器动态设置),因此可以在调用这个模块时通过parameter传参实现调用不同IP的功能,不用写多个模块了。
2024-02-15 17:08:28
熟悉Verilog语法的同学都知道在模块设计的时候可以通过parameter来实现参数化设计,这对于位宽等参数实现模块调用时可配置非常方便,不用改模块内部。某些时候我们希望模块内部的两个段落也可以通过parameter参数化实现条件编译,语法如下:
如上图,SCALER_IP 0是一个段落,SCALER_IP 1是一个段落;scaler是调用的IP,由于IP有多种固定设置(不想通过寄存器动态设置),因此可以在调用这个模块时通过parameter传参实现调用不同IP的功能,不用写多个模块了。