如果用Verilog模块实现一定的功能，首先应该清楚哪些是同时发生的,哪些是顺序发生的。如采用“assign”语句、实例元件和“always”块，描述的逻辑功能是同时执行的。也就是说，如果把这三项写到一个 VeriIog 模块文件中去，它们的次序不会影响逻辑实现的功能。这三项是同时执行的，也就是并发的。然而，在“always”模块内，逻辑是按照指定的顺序执行的。“always”块中的语句称为“顺序语句”，因为它们是顺序执行，所以“always”块也称作“过程块”。请注意，两个或更多的“always”语句块，它们是同时执行的，而模块内部的语句是顺序执行的。 看一下“always”块内的语句，你就会明白它是如何实现功能的。 if..else… if必须顺序执行，否则其功能就没有任何意义。如果else语句在if语句之前执行，其功能就会不符合要求！为了能实现上述描述的功能，“always”语句块内部的语句将按照书写的顺序执行。
在Verilog 模块中所有过程块（如：initial块、always块）、连续赋值语句、实例引用都是并行的。它们表示的是一种通过变量名互相连接的关系。在同一模块中这三者出现的先后次序没有关系。只有连续赋值语句assign 和实例引用语句可以独立于过程块而存在于模块的功能定义部分。以上是与C语言有很大的不同。许多与C语言类似的语句只能出现在过程块中，而不能随意出现在模块功能定义的范围内。