1、组合逻辑
组合逻辑是指输出只与当前的输入逻辑电平有关，与电路的原始状态无关的逻辑电路，属于无记忆电路，常用于多路器、加法器、译码器等
1.1 assign语句实现
问号表达式的形式
assign data_out = en ? a:b;
1.2 always块实现
一般的应用主要在三段式状态机中的状态转移判断中，三段式状态机语句分别为：次态迁移到现态、状态转移条件判断、次态寄存器输出。
//参数声明
parameter IDLE = 2'b00;
parameter S0 = 2'b01;
parameter S1 = 2'b10;
//内部信号声明
reg[1:0] current_state;
reg[1:0] next_state;
//信号输出
reg data_out;
//第一段：状态寄存器的保存
always @ (posedge clk or negedge Rst_n)
begin
if(!Rst_n)
current_state <= IDLE;
else
current_state <= next_state;
end
//第二段 次态的组合逻辑
always @ (w_i or current_state)
begin
case(current_state)
IDLE：begin
if(w_i) next_state = S0;
else next_state = IDLE;
end
S0: begin
if(w_i) next_state = S1;
else next_state = IDLE;
end
S1: begin
if(w_i) next_state = S1;
else next_state = IDLE;
end
default : next_state = 2'bxx;
endcase
end
//第三段：输出逻辑
always @ (*)
beign
case(current)
IDLE: data_out = 1'b0;
S0: data_out = 1'b0;
S1: data_out = 1'b1;
default: data_out = 1'bz;
endcase
end
2、时序逻辑电路
时序逻辑电路是含有存储元件（如D触发器）能够暂存信息，有记忆性，一般通过always语句块实现，可以利用posedge和negedge来捕获时钟上升或下降沿描述时序逻辑电路。
3、状态机
3.1 摩尔状态机
框图
代 码如1.2节
3.2 米利状态机
[框图]
代码
//第一段：状态寄存器的保存
always @ (posedge clk )
begin
current_state <= next_state;
end
//第二段 组合逻辑和状态输出
always @ (w_i or current_state)
begin
case(current_state)
IDLE：begin
data_out = 1'bz;
if(w_i) next_state = S0;
else next_state = IDLE;
end
S0: begin
data_out = 1'b0;
if(w_i) next_state = S1;
else next_state = IDLE;
end
S1: begin
data_out = 1'b1;
if(w_i) next_state = S1;
else next_state = IDLE;
end
default : next_state = 2'bxx;
endcase
end
3、如何在Quartus II软件中生成自定义IP CORE？
描述
您可以使用Quartus®II软件通过以下步骤生成自定义的IPCORE：
1.创建一个新项目，添加客户verilog / VHDL代码文件，然后将此文件设置为*实体。然后运行Analysis＆Elaboration。
2.选择Quartus II软件菜单（Project - > Export Design Partation …）并生成xxx.qxp文件。
3.使用生成的xxx.qxp文件作为IPCORE。