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1、verilog模块组成
Verilog描述电路时的基本单元是模块，一个模块主要由两部分组成，包括：端口+逻辑功能
端口：
端口部分对该模块的输入输出接口进行描述，侧重于模块外部接口；
逻辑功能：
逻辑功能部分对模块的具体功能进行描述，反映了模块输入如何影响输出；
2、如何产生功能逻辑：
功能逻辑的产生通过三种描述来产生：assign连续赋值+模块调用+always过程块
assign连续赋值：
assign连续赋值可以独立存在，描述wire连接，输入改变输出立即改变。
模块调用：
模块调用包括元件库的调用以及已设计模块的调用；
always过程块：
连续赋值必须在always块中使用；
3、一些细节
并行性：
Verilog描述的是一种电路，因此并行性是其基本特点：因此Verilog模块中的过程块（initial/always）、模块调用、assign赋值间是并行的
语法相关：
连续赋值语句不能独立于always块存在；
能独立存在的只有assign赋值，以及模块调用；