VCS：

编译命令的格式：vcs sourcefile [compile_time_option] （编译选项用来控制编译过程）

执行仿真命令格式：./simv [run_time_option]

-l readme.log 用于将编译产生的信息放在log文件内，+v2k是使VCS兼容verilog 2001以前的标准。-debug_all用于产生debug所需的文件。

./simv -l run.log 开始仿真，testbench里的$display打印仿真成功的信息，显示在终端上。使用-l run.log 记录终端上产生的信息。

 

使用-f verilog_file.f 选项，即可将.f文件里的源码全部编译。

以下有其他常用编译选项，注意各个编译选项的顺序，有时出错需要调整。

1) -R 编译后立即运行，即编译完成后立即执行 ./simv

2) -Mupdate 源文件有修改时，只重新编译有改动的.v文件，节约编译时间。

3) -sverilog 打开对Systemverilog的支持，编译Systemverilog文件时使用。

4) -timescale=1ns/1ns 设置仿真精度

5) -o simv_file 编译默认产生的可执行文件为simv，可以使用 -o 更改可执行文件名。