【FPGA基础】常用套路模板总结(持续更新)

仿真相关

  • 仿真文件通常命名方式:如果源程序为led_test.v,那么仿真文件叫vtf_led_test.v
  • 仿真文件中50M(20ns)时钟,产生代码:
always #10 sys_clk = ~ sys_clk;   //20ns
  • 仿真文件中,例化待测试模块,输入信号定义为reg类型,输出信号定义为wire类型
  • 通常为带例化待测试模块起名为:uut,如:
led_test uut (
	.sys_clk(sys_clk), 		
	.rst_n(rst_n), 
	.led(led)
);

  • 仿真文件初始化套路:
initial begin
	// Initialize Inputs
	sys_clk = 0;
	rst_n = 0;
	
	// Wait 100 ns for global reset to finish
	#1000;
	rst_n = 1; 
	       
	// Add stimulus here
	
	#20000;
    $stop;
end
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