DDR3读写实验
实验框图：
时钟模块：
用于生成MIG IP核的时钟
DDR3读写及LED指示模块：
用于生成数据写入DDR3，再将DDR3中的数据读出来进行比较，如果写入的数据核读出的数据是相同的，则表示DDR3的读写功能是正常的，如何知道是正常的呢？1、可以通过ILA对信号进行探测。2、可以添加LED指示，如果读写数据不一致，则LED会闪烁，如果读写正常，则LED会常亮。
MIG IP核：
MIG内部结构示意图：
中间红色框的部分是MIG IP核，相当于是一个桥梁，MIG左边部分是用户接口（user interface），右边部分就是DDR3。
用户接口解释：
输入输出时相对于MIG来说的。
app_addr：输入，为用户当前请求的地址。
app_cmd：输入，读写命令，001读；000写。
app_en：输入，控制命令使能。
app_rdy：输出，MIG准备信号，当此信号拉高的时候，代表此时MIG可以接收指令。
app_hi_pri：输入，优先级信号，提高当前请求的优先级，高电平有效。
app_rd_data：输出，读数据，数据经过MIG处理后，就作为MIG输出。
app_rd_data_end：输出，突发传输的数据的最后一个数据的标志位，当传输最后一个数据时，此信号拉高。
app_rd_data_valid：输出，表明信号的有效。
app_sz：预留位。
app_wdf_data：输入，同读数据一样。
app_wdf_end：输入，同读数据一样。
app_wdf_mask：输入，屏蔽信号。
app_wdf_rdy：输出，同读数据一样。
app_wdf_wren：输入，写数据的使能，在写数据的同时，fpga要向MIG发送一个写数据的指令。(注：MIG核是在FPGA内部的)
app_correct_en_i：输入，纠错功能ECC，在MIG核配置的时候勾中即可。
app_ref_req：输入，刷新请求。
app_ref_ack：输出，刷新请求的反馈。
app_zq_req：输入，校准请求。
app_zq_ack：输出，校准请求的反馈。
ui_clk：输出，用户接口的时钟，用户接口的时钟必须设定为DRAM时钟的一半或四分之一，但是一般都用四分之一的时钟。因为一般时钟都为400Mhz，低于350Mhz一般用一半的时钟信号，而高于350Mhz的时钟则用四分之一的时钟信号。
init_calib_complete：输出，初始化完成标志位，当初始化完成时，把这个信号拉高，表明初始化已经完成。
app_ecc_multiple_err[7:0]：输出，纠错的指示位，和读数据有效信号共同配合使用，如果数据出现错误，此信号就会拉高，表明数据出现了错误。
ui_vlk_sync_rst：输出，复位信号，高电平有效。
app_ecc_single_err[7:0]：输出，作用和app_ecc_multiple_err相类似。